2013年7月4日～5日に函館で開催された電子情報通信学会 集積回路研究会 (ICD)にて，本研究室のM2 藤田が発表を行いました(発表日は7月5日)．
藤田の発表は，超低消費エネルギー回路に向けた設計指針の確立を目指して，低電圧での回路の誤動作要因をシミュレーションにより解析したものです．携帯機器やセンサネットワーク等，バッテリーで駆動される回路の低消費電力化に応用して，駆動時間を長くすることが出来ます．
本発表では，回路の出力信号を観測することにより，回路を低電圧で動作させる際の故障原因が推定できることを示し，故障原因毎の対策を容易とする方法を与えています．本手法を用いることで回路の電源電圧をこれまで以上に低くできることから，より低消費エネルギーの回路の実現が期待されます．
2013年6月30日～3日に韓国の麗水で開催された ITC-CSCC 2013 にて，本研究室の今川と張が発表を行いました(発表日は両名とも7月1日)．
今川の発表は，記憶メディアのデータを低消費電力で読み出す回路に関するものです．低消費電力性が求められるセンサネット用回路や、文化財等の貴重なデータを数百年以上の長期に渡って記録・保存する恒久保存メディア等への応用が期待されます．この論文では，データの読出し時に動作する領域を小さく分割して同時に動作する回路を最小化し，これらを逐次的に駆動する機構を組み込むことで，電力を大幅に削減する回路を提案しています．
張の発表は，回路の動作タイミングを高精度に計算する方法を与えるもので，携帯機器など低電源電圧で長時間の動作が求められる回路の実現への応用が期待されます．論文では，ヒストグラム伝搬型の統計的静的タイミング解析において解析精度を決定づける，分岐再収斂経路の近似的処理方法を提案しています．分散伝搬に基づいて，各分岐節点が回路全体のタイミングに与える影響を高速に評価することにより，重要な分岐節点の選択を可能とします．提案手法で選んだ重要分岐節点を考慮することで，タイミング分布の分散の誤差を1.87%に抑えつつ，処理時間をモンテカルロ法の1/19に短縮しています．
2013年6月12日(水)に，Dennis Sylvester先生(Michigan大学Ann Arbor校)が研究室に来られました．
京都大学総合研究8号館において，センサ等の超低消費電力回路におけるデザイン上の課題について，講演会を開催しました．
講演者: Prof. Dennis Sylvester (University of Michigan, Ann Arbor)
http://web.eecs.umich.edu/~dennis/
題目: Ultra Low Power System Design Challenges and Solutions
講演概要: This talk describes a design approach that focuses on system-level energy minimization to achieve nanowatt-level complete microsystems. Starting with proper technology selection, the approach systematically targets power minimization in critical design building blocks including timers, memories, processors, and interface circuits. Near-threshold circuits are a key element in designing such ultra-low power blocks and the state of the art in ultra-low power design of these components will be reviewed, while areas requiring further reductions will be highlighted. Finally, the feasibility of major (order of magnitude) advances in low power circuits to enable energy autonomous microsystems will be briefly discussed, including technology-circuit co-optimization and accelerator-based design.
講演者略歴: Dennis Sylvester received a PhD from the University of California, Berkeley and is Professor of Electrical Engineering and Computer Science at the University of Michigan, Ann Arbor. He has published over 350 articles along with one book and several book chapters and holds 16 US patents. His research interests include the design of millimeter-scale computing systems and energy efficient near-threshold computing for a range of applications. He is
co-founder of Ambiq Micro, a fabless semiconductor company developing ultra-low power mixed-signal solutions for compact wireless devices. He is a Fellow of the IEEE.
2013年5月24日(金)に，アーヘン工科大学のAnupam Chattopadhyay先生が研究室に来られました．
京都大学工学部3号館にて講演会が行われました．
講演者: Prof. Anupam Chattopadhyay
題目: Future-proof IP Design for Heterogeneous MPSoC
講演概要: Heterogeneous Multi-Processor System-on-Chip has become commonplace in diverse application domains to balance the conflicting performance constraints. Within the context of constituent IPs of a heterogeneous MPSoC, we will present two major challenges. Both the challenges are linked with fundamental advances of semiconductor technology and its approaching roadblock at deep submicron technology. First, in the /What /challenge we will discuss about the IPs that one can design for catering to a growing clientele for a long time and still guarantee efficiency. Examples from wireless receiver and cryptography will be discussed in this part. In the second part, the /How /challenge will deal with the ability to design these IPs by considering multiple performance constraints simultaneously. The proposed solutions are based on the Synopsys Processor Designer toolsuite, making these readily available to wide range of users.
講演者略歴: Anupam Chattopadhyay received his B.E. degree from Jadavpur University, India in 2000. He received his MSc. from ALaRI, Switzerland and PhD from RWTH Aachen in 2002 and 2008 respectively. During his PhD, he worked on automatic RTL generation from the architecture description language LISA, which was commercialized later by CoWare (now part of Synopsys). He further developed several high-level optimizations and verification flow for embedded processors. In his doctoral thesis, he proposed a language-based modeling, exploration and implementation framework for partially re-configurable processors. He has published more than 40 technical papers, authored one book and several book-chapters in the above research areas.
Prof. Dr.-Ing. Chattopadhyay spent over 3 years in various engineering and research positions at industry. In his most recent industrial position he was serving as a Member of Consulting Staff at CoWare, India, where he was responsible for enhancing the quality and capability of a high-level processor synthesis toolsuite.
In 2010, Prof. Dr.-Ing. Chattopadhyay joined RWTH Aachen University as an assistant professor in the UMIC research cluster. He is heading the research group of MPSoC Architectures.
少し前になりますが，平成25年4月25日(木)19時～，百万遍 しゃらくにてB4の歓迎会及び助教・筒井先生の歓送会を行いました．
高垣 勇登さん，羅 丹さん，山本 高裕さんの3名が本年4月より佐藤高史研究室の一員となりました．
また，筒井先生は5月1日付けで北海道大学 情報科学研究科 メディアネットワーク専攻 准教授に着任されました．
2013年5月2日〜3日にフランスのパリで開催された GLSVLSI 2013 にて，本研究室のD1 森下が研究成果の発表を行いました (発表は5月2日; 口頭発表採択率21% (=51/238), 口頭発表regular presentation採択率 13% (=30/238))．
本研究は LSI チップ内の巨大な電源回路網における電圧降下解析について，GPU による高並列処理による高速化を実現したものです．GPU 上で高速かつ省メモリに処理できる疎行列データ構造を提案し，これを用いたクリロフ部分空間法を GPU 実装することでCPU 比最大17倍の高速化が達成されました．
電子情報通信学会 英文論文誌 IEICE Transactions on Electronics, IEICE Transactions on Information and Systems に、採録の決まっていた以下の論文が掲載されました。
本日卒業式(＠京都市勧業館みやこめっせ)ならびに卒業証書伝達式(＠耐震改修済みの電気総合館大講義室)があり，恒例の記念撮影(＠赤煉瓦玄関前)を行いました．
ご卒業おめでとうございます．
本日大学院学位授与式(＠京都市勧業館みやこめっせ)があり，恒例の記念撮影(＠赤煉瓦玄関前)を行いました．
平成25年3月12日(火)18時30分～，京都ロイヤルホテルにて歓送会を行いました．
