情報回路方式研究室 | 京都大学大学院情報学研究科通信情報システム専攻集積システム工学講座

英文論文誌 IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciencesへの論文掲載

投稿日: 2017年12月04日作成者: hiromoto

以下の論文が電子情報通信学会英文論文誌 IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences に掲載されました．

微細化が極限に近づいてきていることにより，製造した集積回路が長期間正しく動作することを保証する信頼性考慮設計技術が重要となっています．様々な高信頼化手法によって，回路が故障に至る確率は通常かなり低く抑えられています．このため，一般的なモンテカルロ法等によりある時間経過後の故障率を計算したり，回路を長く使うにつれて故障率が時間的に変化する様子を定量的に求めることが困難となっています．本論文では，モンテカルロ法の一種であるサブセットシミュレーションを応用して故障率の時間的変化を一度のシミュレーションで求めることを提案し，また，二段階サンプリングにより計算の確度を高めることで，従来手法と同精度の計算結果を6倍高速に求めることに成功しました．

Hiromitsu Awano and Takashi Sato:
“Efficient Aging-Aware Failure Probability Estimation Using Augmented Reliability and Subset Simulation,” IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol.E100-A, No.12, pp.2807-2815, Dec. 2017.
DOI: 10.1587/transfun.E100.A.2807
KURENAI: http://hdl.handle.net/2433/217470

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電気学会半導体電力変換(SPC)研究会

投稿日: 2017年11月24日作成者: hiromoto

2017年11月20, 21日に鹿児島大学で開催された電気学会半導体電力変換(SPC)研究会にて本研究室M2の大石が研究発表を行いました(発表日は20日)．

大石の発表はパワーデバイスのゲート駆動に関するものです．通常のMOSFETやIGBTなどのパワーデバイスの駆動には矩形電圧をゲート端子に印加するのに対して，スイッチング特性改善のためゲート電圧やゲート電流をスイッチング中に制御する方式をアクティブゲート駆動といいます．本発表では，MOSFETスイッチング時のスイッチング損失とオーバーシュート電圧を，市販ゲートドライバICを用いたアクティブゲート駆動により改善する回路方式を提案しました．市販ICを活用することで他のアクティブゲートドライバよりも回路の設計，実装にかかるコストを大幅に削減することができ，評価実験の結果，スイッチング損失を36%もしくはオーバーシュート電圧を27%低減することが可能であると示しました．

大石一輝, 新谷道広, 廣本正之, 佐藤高史:
“汎用ゲートドライバICを利用したパワーMOSFETの3レベルアクティブゲート駆動回路”, 電気学会研究会資料(半導体電力変換回路研究会) (於鹿児島大学稲盛会館), EDD-17-069,SPC-17-168, pp.93-98, 2017年11月.

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VMC2017

投稿日: 2017年11月20日作成者: ts

2017年11月16日に米国カリフォルニア州アーバインで開催されたIEEE/ACM Workshop on Variability Modeling and Characterization (VMC2017)にて研究発表を行いました．
この発表は，パワーデバイス向け回路シミュレーションモデルのパラメータ抽出に関するものです．モデルパラメータは一般に計測したデバイスの電気特性をもとに推定します．この推定作業をパラメータ抽出と呼んでいます．提案手法では，ニューラルネットワークの学習で用いられている誤差逆伝播をパワーデバイスのパラメータ抽出に応用し，従来の方法と比べて高速に合わせ込みが可能であることを確かめました．
なお，本研究は奈良先端大との共同研究です．

Michihiro Shintani, Masayuki Hiromoto, and Takashi Sato, “Parameter Extraction for MOSFET current model using backward propagation of errors,”
in Proc. Workshop on variability modeling and characterization (VMC), poster-6, November 2017.

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Japanese Journal of Applied Physicsへの論文採録決定

投稿日: 2017年11月17日作成者: hiromoto

Japanese Journal of Applied Physics (JJAP)への以下の論文の採録が決定しました．

Michihiro Shintani, Zhaoxing Qin, Kazunori Kuribara, Yasuhiro Ogasahara, Masayuki Hiromoto, and Takashi Sato:
“Mechanically and Electrically Robust Metal-Mask Design for Organic CMOS Circuits,” Japanese Journal of Applied Physics, Vol.57, No.4S, Apr. 2018 (to appear).

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電子情報通信学会シリコン材料・デバイス(SDM)研究会

投稿日: 2017年11月15日作成者: hiromoto

2017年11月9日〜10日に機械振興会館で開催された電子情報通信学会シリコン材料・デバイス(SDM)研究会において本研究室の教員佐藤が招待講演を行いました（発表日は9日）．

佐藤の講演は，SiC をはじめとするパワーデバイスのモデリングに関するものです．デバイス特性を正確にモデル化するには正確な測定が不可欠となりますが，パワーデバイスでは，大電力を扱うことに起因して様々な困難が生じます．今回は，大電力領域での短パルス測定，自己発熱とパッケージを含めた熱等価回路の測定，および新しい入力容量の測定について講演を行いました．

佐藤高史, 大石一輝, 廣本正之, 新谷道広:
“(招待) SiCパワーMOSFETの特性測定とモデル化”, 電子情報通信学会技術研究報告(シリコン材料・デバイス研究会) (於機械振興会館), Vol.117, No.290, SDM2017-65, pp.21-26, 2017年11月.

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デザインガイア2017

投稿日: 2017年11月13日作成者: hiromoto

2017年11月6日〜8日にくまもと県民交流館パレアで開催されたデザインガイア2017において，本研究室M1の田中が研究発表を行いました．

田中の発表は，双安定リング回路の収束時間を用いた機械学習攻撃に強いPhysical Unclonable Function (PUF)についてです．PUFはチップ固有の「指紋」として用いることのできる回路方式の1つで，ハードウェアのセキュリティを高めることのできる技術として近年注目されています．しかし既存PUFの多くはSVM等の機械学習によりレスポンスの予測が容易である問題がありました．本研究では，双安定リング回路の収束時間の非線形性を利用して，双安定リング回路の収束時における発振回路の瞬時値をレスポンスとして用いるPUFを提案しました．SPICEシミュレーションを用いた提案回路の解析により，SVMによる予測割合が0.5程度となり，レスポンスの予測が困難であることを確認しました．

田中悠貴, 辺松, 廣本正之, 佐藤高史:
“双安定リング回路の収束時間により瞬時値応答を得る発振回路PUF”, 電子情報通信学会技術研究報告(デザインガイア2017 -VLSI設計の新しい大地-) (於くまもと県民交流館パレア), Vol.117, No.273, VLD2017-40, pp.79-84, 2017年11月.

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IEICE Transactions on Information and Systems

投稿日: 2017年10月30日作成者: hiromoto

IEICE Transactions on Information and Systems への以下の論文の採録が決定しました．

Hidenori Gyoten, Masayuki Hiromoto, and Takashi Sato:
“Area Efficient Annealing Processor for Ising Model without Random Number Generator,” IEICE Transactions on Information and Systems, Vol.E101-D, No.2, Feb. 2018 (to appear).
DOI: 10.1587/transinf.2017RCP0015

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SSDM2017

投稿日: 2017年09月22日作成者: ts

2017年9月19日～22日に仙台国際センターで開催されたInternational Conference on Solid State Devices and Materials (SSDM)にて研究発表を行いました (発表日は9月21日)。
この発表は、有機トランジスタの製造性を向上させる回路解析フローに関するものです。有機トランジスタ製造のためのメタルマスクは、外部からの応力により容易に変形してしまう恐れがあります。従来は、変形の恐れがあるパターンを複数マスクに分割して形成して変形を防いでいましたが、配線長が長くなる傾向があるなど回路性能の低下が懸念されていました。本研究では回路性能の解析とメタルマスクの応力解析を組合せたフローを提案しており、これにより回路性能の低下を抑えつつメタルマスクの変形を低減することが可能となる見通しを得ています。本研究は、産総研、奈良先端大との共同研究です。

Michihiro Shintani, Kazunori Kuribara, Yasuhiro Ogasahara, Masayuki Hiromoto, and Takashi Sato, “A design-analysis flow considering mechanical stability of metal masks for organic CMOS circuits,” in Proc. IEEE International Conference on Solid State Devices and Materials (SSDM), pp.91-92, September 2017.

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2017年電子情報通信学会ソサイエティ大会

投稿日: 2017年09月19日作成者: hiromoto

2017年9月12日〜15日に東京都市大学世田谷キャンパスで開催された電子情報通信学会ソサイエティ大会において本研究室B4のQINが研究発表を行いました（発表日は14日）．

QINの発表は，有機トランジスタCMOS回路の製造に使用するメタルマスクのデザインルールに関するものです．有機トランジスタは，薄くて曲げられる基板上に印刷により回路を構成できる技術として近年注目が集まっています．有機トランジスタを用いたCMOS回路の製造工程ではメタルマスクを使用しますが，これを磁力により固定する際にパターンによっては変形する可能性があります．そこで本研究ではマスクパターンのデザインルールを検討するため，典型的ないくつかのマスクパターンを対象にCEAツールによる応力解析を行い，その最大変位を確認しました．マスクの変形を許容範囲内に抑えるためには，回路特性とマスク形状の双方を考慮したマスク設計が必要であることを示しました．