ISCAS2016

投稿日: 2016年06月01日 作成者: ts

2016年5月22日～25日にカナダケベック州モントリオールで開催されたIEEE International Symposium on Circuits and Systems 2016にてM2の吉永が研究発表を行いました(発表日は5月25日)．

吉永の発表は，Physically Unclonable Function（PUF）に関するものです．PUFはICの製造ばらつきを「指紋」として活用する技術で，ICレベルでのセキュリティを担保する技術として期待されています．「指紋」の源となるばらつきとして，これまではしきい値電圧等の静的ばらつきが広く利用されてきましたが，我々は，ランダムテレグラフノイズ（RTN）と呼ばれる動的ばらつきに注目しています．本発表では，RTNを利用したPUF回路としてリング発振器を用いる方式を提案しました．提案回路方式について数値実験を行い，静的ばらつきを用いる従来方式と比べ，より優れた性能を達成できることを示しました．

  • Motoki Yoshinaga, Hiromitsu Awano, Masayuki Hiromoto, and Takashi Sato, “Physically unclonable function using RTN-induced delay fluctuation in ring oscillators,” in Proc. IEEE International Symposium on Circuits and Systems (ISCAS), pp.2619-2622, May 2016.
    DOI: ISCAS.2016.7539130
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GLSVLSI2016

投稿日: 2016年05月31日 作成者: ts

2016年5月18日～20日に米国マサチューセッツ州ボストンで開催されたGreat Lakes Symposium on VLSIIにてM2の辺が研究発表を行いました(発表日は5月19日)．

辺の発表は，プロセッサなどの大規模回路におけるNBTI劣化パスの抽出に関するものです．NBTI劣化は，対象回路に与えられる入力データにより劣化量が変わることが知 られています．本発表では，回路の構造に起因して，その回路に与えられる入力データによらず普遍的に劣化後遅延が大きくなるパスが存在することをシミュレーションにより見出し，NBTI劣化が大きいパスをデータマイニング分野のクラスタリング手法であるK-means++を使い抽出することで大規模回路の性能劣化を効率よく予測する方法を与えています．実験では，MIPSプ ロセッサの遅延上位25000パスから82パスを抽出し，これらのパスを調査することによりNBTI劣化後の最悪遅延パスの遅延を0.1%以下の誤差で近似できることを示しました．

  • Song Bian, Michihiro Shintani, Shumpei Morita, Hiromitsu Awano, Masayuki Hiromoto and Takashi Sato, “Workload-aware worst path analysis of processor-scale NBTI degradation,” in Proc. ACM Great Lakes Symposium on VLSI (GLSVLSI), pp.203-208, May 2016.
    DOI: 10.1145/2902961.2903013
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第29回 回路とシステムワークショップ＠北九州国際会議場

投稿日: 2016年05月20日 作成者: hiromoto

2016年5月12日～13日に北九州国際会議場で開催された第29回 回路とシステムワークショップにてM2の辺，周，M1の氏家，森田，大石，藤田が研究発表を行いました．

氏家の発表は，畳み込みニューラルネットワーク(CNN)を用いた画像認識ハードウェアの低電力化に関するものです．CNNは広範なクラスの画像を高精度で認識できる一方で，大量の畳み込み演算が含まれるためハードウェア実装においては消費電力が課題となっていました．本発表ではCNNの計算における畳み込み演算回数を削減すべく，事前に近似演算を行うことで演算の必要性を予測するような計算手法を提案し，通常のCNNに比べ消費エネルギーを41.1%削減できることを確かめました．

辺の発表は，大規模回路におけるNBTI劣化パスの抽出に関するものです．NBTI劣化は，対象回路に与えられる入力データにより劣化量が変わることが知られていますが，本発表では，回路の本質的な構造によって，NBTI劣化が必然的に大きいパスをクラスタリングし抽出する手法を提案しました．実験ではプロセッサの上位25000パスから82パスを抽出し，NBTI劣化後の最悪遅延パスの遅延を0.1%以下のエラーで近似できることを示しました．

森田の発表は，回路のNBTI劣化を緩和するセルの置換法に関するものです．NBTIは経年で回路が劣化する現象であり，故障の原因となります．劣化緩和セルによる対策が存在しますが，置換箇所選択は困難となります．本発表では，回路中の似通った信号経路をグルーピングし，各グループの代表となる信号経路に存在するゲートに置換対象を絞ることで置換箇所選択を3.5倍高速化できることを示しました．

大石の発表は，自己発熱を考慮した大電力用MOSFETモデルに関するものです．パワーデバイスでは大電力を扱う際の発熱によりデバイスの特性が変化します．その現象を正確に模擬するため，本発表では電気・熱を統合的に扱うことのできるモデルとそのパラメータ抽出法を提案しました．市販MOSFETを用いた評価実験により，発熱に伴う特性変化を正しく模擬できていることを示しました．

周の発表は，ゲート電圧依存性を考慮した大電力用MOSFETの寄生ボディダイオードモデルに関するものです．寄生ボディダイオードにゲート電圧がかかることで 拡散電位が変動するため，ボディダイオードの電流特性にゲート電圧依存性が生じます．提案モデルにより既存モデルでは模擬できなかったダイオードの電圧-電流特性を正確 に模擬できることを示しました．また提案モデルにより同期整流式バックコンバー タの動作をシミュレーションし，提案モデルの有用性を示しました.

藤田の発表は，運動時の心拍推定アルゴリズムに関するものです．運動時の心拍推定はトレーニング等に有用である一方，装置の振動によるノイズが大きいためノイズに強い心拍推定手法が必要です．そこで本発表では粒子フィルタを用いて心拍数を追跡するアルゴリズムを提案しました．粒子フィルタを用いることで複数候補での追跡が可能となります．実験の結果，既存手法よりも8.6%の精度改善及び20倍の高速化を達成しました．

  • 氏家 隆之, 廣本 正之, 佐藤 高史:
    “近似的予測戦略に基づく畳み込みニューラルネットワークプロセッサの低電力化”, 第29回 回路とシステムワークショップ, pp.13-18, 2016年5月.
  • 辺 松, 新谷 道広, 森田 俊平, 粟野 皓光, 廣本 正之, 佐藤 高史:
    “信号確率伝播に基づいた プロセッサのためのNBTI起因最大遅延パスの抽出”, 第29回 回路とシステムワークショップ, pp.30-35, 2016年5月.
  • 森田 俊平, 辺 松, 新谷 道広, 廣本 正之, 佐藤 高史:
    “代表パス抽出による劣化緩和セル置換箇所の高速な選択手法”, 第29回 回路とシステムワークショップ, pp.36-41, 2016年5月.
  • 大石 一輝, 新谷 道広, 廣本 正之, 佐藤 高史:
    “パッケージの熱伝達特性推定に基づく自己発熱考慮パワーMOSFETモデル”, 第29回 回路とシステムワークショップ, pp.273-278, 2016年5月.
  • 周 瑞, 新谷 道広, 廣本 正之, 佐藤 高史:
    “ゲート電圧依存性を考慮した縦型SiCパワーMOSFETのボディダイオードモデル”, 第29回 回路とシステムワークショップ, pp.279-284, 2016年5月.
  • 藤田 雄也, 廣本 正之, 佐藤 高史:
    “粒子フィルタを用いた光電脈波信号からの運動時心拍数推定手法”, 第29回 回路とシステムワークショップ, pp.351-356, 2016年5月.
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CVPRW2016採択決定

投稿日: 2016年04月28日 作成者: hiromoto

以下の論文が国際会議CVPRW/EVW2016 (IEEE Conference on Computer Vision and Pattern Recognition Workshops/The Twelfth IEEE Embedded Vision Workshop）に採択されました。

  • Takayuki Ujiie, Masayuki Hiromoto, and Takashi Sato:
    “Approximated Prediction Strategy for Reducing Power Consumption of Convolutional Neural Network Processor,” in Proc. of IEEE Conference on Computer Vision and Pattern Recognition Workshops (CVPRW) (Las Vegas, NV, USA), July 2016.
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研究室歓迎会 2016

投稿日: 2016年04月05日 作成者: hiromoto

平成28年4月4日（月） 19時〜，キッチャン 百万遍総本店にて，4月より新しく研究室に加わりました斉藤，忻，田中，三宅，山森の歓迎会を行いました。

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TAU 2016

投稿日: 2016年04月01日 作成者: hiromoto

2016年3月10日〜11日に米国カリフォルニア州サンタローザで行われたACM International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU 2016)においてD3の粟野とM1の辺が研究発表を行いました（共に発表日は10日）．

粟野の発表では，組合せ回路のタイミング歩留り解析を高速化する手法を提案しました．GPU等の超並列プロセッサでは，小さな演算コアが多数集積されています．GPU全体の可用性を保証するために，各コアには高い信頼性が要求され，これを設計段階で保証することは困難な課題です．本発表では，組合せ回路の特性を活用し，Line samplingを適用する手法を提案しました．評価実験の結果，Subset simulationを活用した既存手法と比較して，最大で300倍程度の高効率化が達成可能であることを明らかとしました．

辺の発表は，プロセッサにおけるNBTI緩和手法に関するものです．トランジスタにおける負バイアス温度不安定性(NBTI)などの経年劣化は， プロセッサに代表される論理回路の信頼性と性能が劣化する問題が生じています．本発表では，経年劣化抑止ゲートとNOP命令組み合わせて用いるこ とで，プロセッサの経年劣化を緩和する手法を提案しました．また，経年劣化抑止ゲートの数を最小化するための遺伝的アルゴリズムに基づいた準最適 化手法を提案しました．数値実験により，経年劣化は45%ほど緩和され，寿命が約6倍延長されたことが確認されました．

  • Hiromitsu Awano and Takashi Sato:
    “Efficient Transistor-Level Timing Yield Estimation via Line Sampling,” in Proc. of ACM International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU), pp.50-55, Mar. 2016.
  • Song Bian, Michihiro Shintani, Zheng Wang, Masayuki Hiromoto, Anupam Chattopadhyay, and Takashi Sato:
    “Mitigation of NBTI-Induced Timing Degradation in Processor,” in Proc. of ACM International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU), pp.21-27, Mar. 2016.
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平成27年度卒業式

投稿日: 2016年03月24日 作成者: hiromoto

2016年3月24日(木)に卒業式(＠京都市勧業館みやこめっせ)ならびに卒業証書伝達式(＠電気総合館大講義室)があり，恒例の記念撮影(＠赤煉瓦玄関前)を行いました．

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平成27年度大学院学位授与式

投稿日: 2016年03月23日 作成者: hiromoto

2016年3月23日(水)に大学院学位授与式(＠京都市勧業館みやこめっせ)があり，恒例の記念撮影(＠赤煉瓦玄関前)を行いました．

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研究室歓送会 2016

投稿日: 2016年03月23日 作成者: hiromoto

2016年3月22日(火)18時30分～，京都ロイヤルホテルにて歓送会を行いました．博士の粟野，修士の高垣，学士の姜の3名が研究室から巣立って行きました．

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ISQED 2016

投稿日: 2016年03月23日 作成者: hiromoto

2016年3月15日～16日に米国カリフォルニア州サンタクララ市で開催された International Symposium on Quality Electronic Design (ISQED) 2016 にて，M1の辺が研究発表を行いました (発表日は16日)．

辺の発表は，大規模回路におけるNBTI劣化の推定手法に関するものです．半導体製造技術の進展に伴う負の側面として，トランジスタにおける負バ イアス温度不安 定性(NBTI)などの経年劣化が顕在化しており，プロセッサに代表される論理回路の信頼性と性能が劣化する問題が生じています．本発表では，三次元 Lookup Table (LUT) を用いて，精度を保ちつつ大規模回路の遅延時間を高速に計算する手法を提案しました．数値実験により，回路シミュレータを用いる場合に比べ，最大5.6% 程度の誤差で約4000倍の高速化が可能であることを示しました．

  • Song Bian, Michihiro Shintani, Shumpei Morita, Masayuki Hiromoto, and Takashi Sato:
    “Nonlinear Delay-Table Approach for Full-Chip NBTI Degradation Prediction,” in Proc. of International Symposium on Quality Electronic Design (ISQED), pp.307-312, Mar. 2016.
    DOI: 10.1109/ISQED.2016.7479219
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