IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciencesへの論文採録決定

投稿日: 2018年03月22日 作成者: hiromoto

IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences への以下の論文の採録が決定しました．

  • Satoshi Yamamori, Masayuki Hiromoto, and Takashi Sato:
    “Efficient Mini-Batch Training on Memristor Neural Network Integrating Gradient Calculation and Weight Update,” IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, (to appear).
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IMW2018採択決定

投稿日: 2018年03月05日 作成者: hiromoto

以下の論文が2018年5月14〜16日に開催予定の国際会議 IEEE International Memory Workshop (IMW) 2018 に採択されました．

  • Shogo Matsumoto, Hidenori Gyoten, Masayuki Hiromoto, and Takashi Sato:
    “RRAM/CMOS-Hybrid Architecture of Annealing Processor for Fully Connected Ising Model,” in Proc. of International Memory Workshop (IMW) (Kyoto, Japan), May 2018 (to appear).
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第31回 回路とシステムワークショップ 採択決定

投稿日: 2018年03月05日 作成者: hiromoto

以下の論文に関して第31回 回路とシステムワークショップでの採択が決定しました．本会議は2018年5月17〜18日に北九州国際会議場にて開催予定です．

  • 三宅 哲史, 廣本 正之, 佐藤 高史:
    “畳み込みニューラルネットワークの周波数領域学習による演算量削減”, 第31回 回路とシステムワークショップ (於 北九州国際会議場), 2018年5月 (予定).
  • 松本 章吾, 業天 英範, 廣本 正之, 佐藤 高史:
    “多ビットの相互作用をもつ全接続イジングモデルのためのRRAMアニーリングプロセッサ”, 第31回 回路とシステムワークショップ (於 北九州国際会議場), 2018年5月 (予定).
  • 齊藤 成晃, 廣本 正之, 佐藤 高史:
    “有機トランジスタによるBuskeeper PUFの試作と連続測定のためのリセット回路の検討”, 第31回 回路とシステムワークショップ (於 北九州国際会議場), 2018年5月 (予定).
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Japanese Journal of Applied Physics (JJAP) 論文掲載

投稿日: 2018年03月02日 作成者: ts

以下の論文が英文論文誌 Japanese Journal of Applied Physics (JJAP) に掲載されました．

有機トランジスタは，曲げられる，印刷で作成ができるなどの優れた特徴を持ちますが，その製造（印刷工程）において用いるメタルマスクの設計手法は十分に確立されていません．本論文では，回路の電気特性とマスクの機械強度のシミュレーション環境を構築し，電気特性と機械強度を両立させるスティッチングと呼ぶ設計手法を提案し，その効果をシミュレーションにより確認しています．
本研究は，産総研，奈良先端大との共同研究の成果です．

  • Michihiro Shintani, Zhaoxing Qin, Kazunori Kuribara, Yasuhiro Ogasahara, Masayuki Hiromoto, and Takashi Sato, “Mechanically and electrically robust metal-mask design for organic CMOS circuits,” Japanese Journal of Applied Physics (JJAP), Vol.57, No.4S, pp.04FL05, March 2018.
    DOI: 10.7567/JJAP.57.04FL05
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IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciencesへの論文採録決定

投稿日: 2018年02月28日 作成者: hiromoto

IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences への以下の論文の採録が決定しました．

  • Masayuki Hiromoto, Motoki Yoshinaga, and Takashi Sato:
    “MRO-PUF: Physically Unclonable Function with Enhanced Resistance against Machine Learning Attacks Utilizing Instantaneous Output of Ring Oscillator,” IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, July 2018 (to appear).
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3回生（研究室配属対象者）向け研究室見学会開催

投稿日: 2018年02月21日 作成者: hiromoto

2018年2月20日(火) 13:00-15:00に研究室配属対象者向けの研究室見学会を開催しました．追加での見学希望はこちらまで．

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英文論文誌 IEICE Transactions on Information and Systems への論文掲載

投稿日: 2018年02月12日 作成者: hiromoto

以下の論文が英文論文誌 IEICE Transactions on Information and Systems に掲載されました．

組合せ最適化問題を解くためにイジングモデルを用いる方法が近年注目されています．この解法は，利点である並列性を生かすためにハードウェア実装される場合が多いです．実装を行う際には最適化における確率的な挙動を実現するために乱数生成器を用いますが，これが大きな回路面積を占めるという問題がありました．本論文では乱数生成器の代わりにシフトレジスタを用いた方法を提案しました．これにより，得られる解の精度をあまり落とすことなく，面積効率を向上させることができます．提案手法をFPGA上に実装し，最大カット問題を解いた結果，既存のソフトウェアソルバと比較して10〜10000倍高速に同等の精度の解を得られることを示しました．

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DAC2018採択決定

投稿日: 2018年02月09日 作成者: ts

以下の論文が国際会議DAC2018（ACM/IEEE Design Automation Conference）に採択されました。

  • Song Bian, Masayuki Hiromoto, and Takashi Sato, “DWE: Decrypting learning with errors with errors,” in Proc. ACM/IEEE Design Automation Conference (DAC), to appear
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IEEE Transactions on Power Electronicsへの論文採録決定

投稿日: 2018年02月04日 作成者: hiromoto

以下の論文がIEEE Transactions on Power Electronics (TPEL)へ採録されました．

  • Michihiro Shintani, Yohei Nakamura, Kazuki Oishi, Masayuki Hiromoto, Takashi Hikihara, and Takashi Sato:
    “Surface-Potential-Based Silicon Carbide Power MOSFET Model for Circuit Simulation,” IEEE Transactions on Power Electronics, (to appear).
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ACM/IEEE ASP-DAC 2018

投稿日: 2018年01月29日 作成者: ts

2018年1月22日～25日に大韓民国済州島で開催されたAsia and South Pacific Design Automation Conference (ASP-DAC) 2018にてM2の森田が研究発表を行いました(発表日は1月25日)．

森田の発表は，集積回路の経年劣化に関するものです．集積回路の劣化度合いは回路に与えられる負荷によって異なっており，最悪の場合の劣化度合いとその際の負荷を予測するのは困難です．本発表では，稀な事象が起こる確率を効率的に求めることができるサブセットシミュレーションと呼ばれる手法を適用することで，劣化が最悪となるような負荷とその発生確率を計算します．ベンチマーク回路を用いた評価実験から，提案手法が既存手法と比べて最大36倍高速化できることを示しました．

  • Shumpei Morita, Song Bian, Michihiro Shintani, Masayuki Hiromoto, and Takashi Sato:
    “Efficient Exploration of Worst Case Workload and Timing Degradation under NBTI,” Proc. of Asia and South Pacific Design Automation Conference (ASP-DAC) (Jeju Island, Korea), pp.631-636, Jan. 2018.
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