秋季研究室歓迎会2014

投稿日: 2014年11月04日 作成者: admin

平成26年10月22日（水） 19時〜，百万遍ばちやにて，10月より新たに研究室メンバーに加わった研究生 辺の歓迎会を行いました．

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ICCAS 2014 Outstanding Paper Award受賞

投稿日: 2014年10月29日 作成者: hiromoto

2014年10月22日〜25日に韓国KINTEXで行われた国際会議14th International Conference on Control, Automation and Systems (ICCAS 2014)にて，本研究室の佐藤・廣本が共著にて発表した以下の論文がOutstanding Paper Awardを受賞しました．本論文は，2014年3月に行われたデジタルデザインワークショップAR.Droneコンテストに関するものです．

  • Christian Nitschke, Yuki Minami, Masayuki Hiromoto, Hiroaki Ohshima, and Takashi Sato:
    “A Quadrocopter Automatic Control Contest as an Example of Interdisciplinary Design Education,” in Proc. of 2014 14th International Conference on Control, Automation and Systems (ICCAS 2014), pp.678-685, Oct. 2014.
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SISA2014

投稿日: 2014年10月15日 作成者: hiromoto

2014年10月8日〜10日にベトナムのホーチミンで開催された2014 International Workshop on Smart Info-Media Systems in Asia (SISA2014) にて，本研究室の廣本が研究成果の発表を行いました (発表日は10月10日)．

発表内容は，近年注目されている機械学習手法であるディープラーニングを用いた，書道の書体識別に関するものです．ディープラーニングを用いて特徴量を学習することにより，従来手法と同等または高精度な識別が行えることを示しました．本研究成果は，書道作品のデジタルアーカイブ技術や，手書き文字の筆跡鑑定技術等への応用が期待できます．

  • Masayuki Hiromoto and Takashi Sato:
    “A Case Study of Chinese Calligraphic Style Classification using Deep Neural Network,” in Proc. of International Workshop on Smart Info-Media Systems in Asia (SISA), SS3-05, Oct. 2014.
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ESSDERC2014

投稿日: 2014年10月09日 作成者: admin

2014年9月22日～26日にヴェネチアで開催されたEuropean Solid-State Device Research Conference (ESSDERC) 2014 にて，本研究室の粟野が研究成果の発表を行いました (発表日は9月24日)．FD-SOIやNano-Wireといった最新のデバイスに関する発表も多く，最近の動向を知ることが出来ました．同時開催された回路方式に関する国際学会(ESSCIRC)の発表も聴講し，論理合成可能なAD変換器といった新しいコンセプトを知る良い機会にもなりました．

  • Hiromitsu Awano, Masayuki Hiromoto, and Takashi Sato:
    “Variability in Device Degradations: Statistical Observation of NBTI for 3996 Transistors,” in Proc. of European Solid-State Device Research Conference (ESSDERC) (Venice, Italy), pp. 218-221, Sep. 2014.
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第40回パルテノン研究会

投稿日: 2014年09月30日 作成者: hiromoto

2014年9月29日に京都大学吉田キャンパスで開催された第40回パルテノン研究会において，D3の今川とM2の岡崎が発表を行いました．また，中村行宏名誉教授による特別企画講演「パルテノン研究会22年の歩みと今後の展開」がありました．

今川の発表は，粗粒度再構成可能アーキテクチャのソフトエラー耐性を向上させるための時間多重化手法を提案するものです．従来の時間多重化においては，全ての出力データに対して比較・多数決を行うために，完全に同一な処理が繰り返されていました．これに対して提案手法では，故障発生率の低さ等に注目して，処理結果の中にエラーが検出されたり，それ以上の冗長な処理が不要と判定された時点で，アプリケーション回路の動作を打ち切るようにしました．これにより，発生したエラーの訂正が不可能になる確率が低くなることが期待できます．本発表中の評価においても，提案手法の信頼性が標準的な時間多重化手法よりも最大で 2.5 倍程度高くなることが示されました．

岡崎の発表は，FPGAを用いたデバイス特性自動測定環境の構築に関する報告です．近年トランジスタの特性ばらつきの影響が増大しており，集積回路の信頼性を脅かす要因となっています．特性ばらつきは確率分布で表現されるため，この影響を実機で検証するためには膨大な数のデバイス計測が必須となります．本発表では，このような大量の計測を実現するためにFPGAを用いて自動測定環境を構築しました．測定シナリオごとにFPGA上回路を変更することで，効率的に十数万のフリップフロップを計測しました．測定で得られたフリップフロップの最小動作電圧分布から，既に回路シミュレーションによって明らかにされていた最小動作電圧の予測法，改善法が実際の設計でも有効であることが確認できました．

  • 今川 隆司, 廣本 正之, 越智 裕之, 佐藤 高史:
    “粗粒度再構成可能アーキテクチャ向けの省メモリな耐ソフトエラー時間多重化手法”, 第40回パルテノン研究会, pp.37-44, 2014年9月.
  • 岡崎 剛, 川島 潤也, 廣本 正之, 佐藤 高史:
    “フリップフロップの最小動作電圧計測のためのFPGAを用いた自動測定環境の構築”, 第40回パルテノン研究会, pp.1-6, 2014年9月.
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2014年 電子情報通信学会 ソサイエティ大会

投稿日: 2014年09月28日 作成者: hiromoto

2014年9月23〜26日に徳島大学常三島キャンパスで開催された電子情報通信学会ソサイエティ大会においてB4の吉永が発表を行いました（発表日は9月23日）．

吉永の発表は，偽造チップの摘発を目的としたチップの識別手法に関するものです．偽造チップの流通により，セキュリティや信頼性の面で様々な問題が懸念されています．チップごとに固有の特性を持つ関数をPhysical Unclonable Function (PUF)といい，これを利用して指紋認証の様にチップの識別を行うことができます．本発表では，ランダムテレグラフノイズを利用したPUFの実現可能性を確認し，さらに1チップごとに複数のトランジスタを識別に利用して冗長化することで識別精度を改善できることを示しました．

  • 吉永 幹, 粟野 皓光, 廣本 正之, 佐藤 高史:
    “ランダムテレグラフノイズを用いたチップ識別手法の一検討”, 電子情報通信学会ソサイエティ大会, A-7-1, p.95, 2014年9月.
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平成26年度大学院学位授与式

投稿日: 2014年09月27日 作成者: admin

9/24(水)に，9月修士/博士学位授与式があり，恒例の記念撮影(＠赤煉瓦玄関前)を行いました．

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2014年度研究室旅行

投稿日: 2014年09月27日 作成者: admin

9月15日(月)・16日(火)に，姫路・西脇・神戸へ一泊二日の研究室旅行に行きました．姫路では改修工事を終えた白鷺城にて世界遺産に眠る歴史に触れ，神戸ではアスレチックで普段味わうのことのない経験をした後に近くの温泉で汗を流しました．

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2014年度電気系野球大会(1回戦)

投稿日: 2014年09月22日 作成者: hiromoto

9月19日(金)，京都御所グラウンドにて2014年度電気系野球大会の1回戦が行われました．佐藤高史研究室は佐野・中村・水内・長崎研の合同チームと対戦しましたが，13-15の激闘の末，惜しくも敗退しました．

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IEEE 論文誌 (IEEE Transactions on Device and Materials Reliability)への論文掲載

投稿日: 2014年09月18日 作成者: admin

以下の論文がIEEE Transactions on Device and Materials Reliabilityへ掲載されました．

Hiromitsu Awano, Masayuki Hiromoto and Takashi Sato, “BTIarray: A Time-overlapping Transistor Array for Efficient Statistical Characterization of Bias Temperature Instability,” IEEE Transactions on Device and Materials Reliability, vol.14, no.3, pp.833-843, Sept. 2014. (doi:10.1109/TDMR.2014.2327164)
URL: http://ieeexplore.ieee.org/xpl/articleDetails.jsp?tp=&arnumber=6823176

集積回路は摩耗故障などが比較的少ないデバイスであると考えられてきました．しかし，近年のトランジスタではゲート酸化膜の厚さは原子数個分に達しており，非常に微細な素子の劣化は無視できないほどに増大しています．劣化を取り扱う際に問題となるのは，その測定時間の長さです．劣化は本来，数年スパンで緩やかに進行するため，加速環境で測定したとしても数時間から数日程度の時間が必要となります．さらに，微細なトランジスタでは，各々のトランジスタで特性が大きくばらつくため，1つのトランジスタで劣化特性を測定するだけでは不十分であり，数百から数千個のトランジスタで劣化を測定する必要があります．本論文ではバイアス温度不安定性(Bias Temperature Instability, BTI)と呼ばれる劣化現象に焦点を当て，トランジスタ毎の劣化測定を並列化させることで，単体トランジスタの劣化測定とほぼ同じ時間で数百トランジスタでの劣化測定を可能としました．また65nmプロセスで提案回路を試作し，BTI劣化のばらつきがトランジスタのチャネル面積に反比例して増大することを実験的に確認しました．本研究成果は劣化の統計的測定及びモデリングに寄与するものであり，集積回路の長期信頼性を向上させるための基盤技術の１つであると言えます．

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