電気学会 半導体電力変換(SPC)研究会

2017年11月20, 21日に鹿児島大学で開催された電気学会 半導体電力変換(SPC)研究会にて本研究室M2の大石が研究発表を行いました(発表日は20日).

大石の発表はパワーデバイスのゲート駆動に関するものです.通常のMOSFETやIGBTなどのパワーデバイスの駆動には矩形電圧をゲート端子に 印加する のに対して,スイッチング特性改善のためゲート電圧やゲート電流をスイッチング中に制御する方式をアクティブゲート駆動といいます.本発表で は,MOSFETスイッチング時のスイッチング損失とオーバーシュート電圧を,市販ゲートドライバICを用いたアクティブゲート駆動により改善す る回路方 式を提案しました.市販ICを活用することで他のアクティブゲートドライバよりも回路の設計,実装にかかるコストを大幅に削減することができ,評 価実験の 結果,スイッチング損失を36%もしくはオーバーシュート電圧を27%低減することが可能であると示しました.

  • 大石 一輝, 新谷 道広, 廣本 正之, 佐藤 高史:
    “汎用ゲートドライバICを利用したパワーMOSFETの3レベルアクティブゲート駆動回路”, 電気学会研究会資料(半導体電力変換回路研究会) (於 鹿児島大学 稲盛会館), EDD-17-069,SPC-17-168, pp.93-98, 2017年11月.
カテゴリー: Conference/Workshop, Publication | タグ: , | 電気学会 半導体電力変換(SPC)研究会 はコメントを受け付けていません。

VMC2017

2017年11月16日に米国カリフォルニア州アーバインで開催されたIEEE/ACM Workshop on Variability Modeling and Characterization (VMC2017)にて研究発表を行いました.
この発表は,パワーデバイス向け回路シミュレーションモデルのパラメータ抽出に関するものです.モデルパラメータは一般に計測したデバイスの電気特性をもとに推定します.この推定作業をパラメータ抽出と呼んでいます.提案手法では,ニューラルネットワークの学習で用いられている誤差逆伝播をパワーデバイスのパラメータ抽出に応用し,従来の方法と比べて高速に合わせ込みが可能であることを確かめました.
なお,本研究は奈良先端大との共同研究です.

  • Michihiro Shintani, Masayuki Hiromoto, and Takashi Sato, “Parameter Extraction for MOSFET current model using backward propagation of errors,”
    in Proc. Workshop on variability modeling and characterization (VMC), poster-6, November 2017.
カテゴリー: Conference/Workshop | タグ: , | VMC2017 はコメントを受け付けていません。

Japanese Journal of Applied Physicsへの論文採録決定

Japanese Journal of Applied Physics (JJAP)への以下の論文の採録が決定しました.

  • Michihiro Shintani, Zhaoxing Qin, Kazunori Kuribara, Yasuhiro Ogasahara, Masayuki Hiromoto, and Takashi Sato:
    “Mechanically and Electrically Robust Metal-Mask Design for Organic CMOS Circuits,” Japanese Journal of Applied Physics, Vol.57, No.4S, Apr. 2018 (to appear).
カテゴリー: Publication | タグ: | Japanese Journal of Applied Physicsへの論文採録決定 はコメントを受け付けていません。

電子情報通信学会 シリコン材料・デバイス(SDM)研究会

2017年11月9日〜10日に機械振興会館で開催された電子情報通信学会 シリコン材料・デバイス(SDM)研究会において本研究室の教員 佐藤が招待講演を行いました(発表日は9日).

佐藤の講演は,SiC をはじめとするパワーデバイスのモデリングに関するものです.デバイス特性を正確にモデル化するには正確な測定が不可欠となりますが,パワーデバイスでは,大電力を扱うことに起因して様々な困難が生じます.今回は,大電力領域での短パルス測定,自己発熱とパッケージを含めた熱等価回路の測定,および新しい入力容量の測定について講演を行いました.

  • 佐藤 高史, 大石 一輝, 廣本 正之, 新谷 道広:
    “(招待) SiCパワーMOSFETの特性測定とモデル化”, 電子情報通信学会技術研究報告(シリコン材料・デバイス研究会) (於 機械振興会館), Vol.117, No.290, SDM2017-65, pp.21-26, 2017年11月.
カテゴリー: Conference/Workshop, Publication | タグ: , | 電子情報通信学会 シリコン材料・デバイス(SDM)研究会 はコメントを受け付けていません。

デザインガイア2017

2017年11月6日〜8日にくまもと県民交流館パレアで開催されたデザインガイア2017において,本研究室M1の田中が研究発表を行いました.

田中の発表は,双安定リング回路の収束時間を用いた機械学習攻撃に強いPhysical Unclonable Function (PUF)についてです.PUFはチップ固有の「指紋」として用いることのできる回路方式の1つで,ハードウェアのセキュリティを高めることのできる技術として近年注目されています.しかし既存PUFの多くはSVM等の機械学習によりレスポンスの予測が容易である問題がありました.本研究では,双安定リング回路の収束時間の非線形性を利用して,双安定リング回路の収束時における発振回路の瞬時値をレスポンスとして用いるPUFを提案しました.SPICEシミュレーションを用いた提案回路の解析により,SVMによる予測割合が0.5程度となり,レスポンスの予測が困難であることを確認しました.

  • 田中 悠貴, 辺 松, 廣本 正之, 佐藤 高史:
    “双安定リング回路の収束時間により瞬時値応答を得る発振回路PUF”, 電子情報通信学会技術研究報告(デザインガイア2017 -VLSI設計の新しい大地-) (於 くまもと県民交流館パレア), Vol.117, No.273, VLD2017-40, pp.79-84, 2017年11月.
カテゴリー: Conference/Workshop, Publication | タグ: , , | デザインガイア2017 はコメントを受け付けていません。

IEICE Transactions on Information and Systems

IEICE Transactions on Information and Systems への以下の論文の採録が決定しました.

  • Hidenori Gyoten, Masayuki Hiromoto, and Takashi Sato:
    “Area Efficient Annealing Processor for Ising Model without Random Number Generator,” IEICE Transactions on Information and Systems, Vol.E101-D, No.2, Feb. 2018 (to appear).
    DOI: 10.1587/transinf.2017RCP0015
カテゴリー: Publication | タグ: , | IEICE Transactions on Information and Systems はコメントを受け付けていません。

SSDM2017

2017年9月19日~22日に仙台国際センターで開催されたInternational Conference on Solid State Devices and Materials (SSDM)にて研究発表を行いました (発表日は9月21日)。
この発表は、有機トランジスタの製造性を向上させる回路解析フローに関するものです。有機トランジスタ製造のためのメタルマスクは、外部からの応力により容易に変形してしまう恐れがあります。従来は、変形の恐れがあるパターンを複数マスクに分割して形成して変形を防いでいましたが、配線長が長くなる傾向があるなど回路性能の低下が懸念されていました。本研究では回路性能の解析とメタルマスクの応力解析を組合せたフローを提案しており、これにより回路性能の低下を抑えつつメタルマスクの変形を低減することが可能となる見通しを得ています。本研究は、産総研、奈良先端大との共同研究です。

  • Michihiro Shintani, Kazunori Kuribara, Yasuhiro Ogasahara, Masayuki Hiromoto, and Takashi Sato, “A design-analysis flow considering mechanical stability of metal masks for organic CMOS circuits,” in Proc. IEEE International Conference on Solid State Devices and Materials (SSDM), pp.91-92, September 2017.
カテゴリー: Conference/Workshop, Publication | タグ: | SSDM2017 はコメントを受け付けていません。

2017年 電子情報通信学会 ソサイエティ大会

2017年9月12日〜15日に東京都市大学 世田谷キャンパスで開催された電子情報通信学会ソサイエティ大会において本研究室B4のQINが研究発表を行いました(発表日は14日).

QINの発表は,有機トランジスタCMOS回路の製造に使用するメタルマスクのデザインルールに関するものです.有機トランジスタは,薄くて曲げられる基板上に印刷により回路を構成できる技術として近年注目が集まっています.有機トランジスタを用いたCMOS回路の製造工程ではメタルマスクを使用しますが,これを磁力により固定する際にパターンによっては変形する可能性があります.そこで本研究ではマスクパターンのデザインルールを検討するため,典型的ないくつかのマスクパターンを対象にCEAツールによる応力解析を行い,その最大変位を確認しました.マスクの変形を許容範囲内に抑えるためには,回路特性とマスク形状の双方を考慮したマスク設計が必要であることを示しました.

  • Zhaoxing Qin, 新谷 道広, 栗原 一徳, 小笠原 泰弘, 廣本 正之, 佐藤 高史:
    “有機トランジスタCMOS回路製造のためのメタルマスクの要素設計ルールに関する一検討”, 電子情報通信学会ソサイエティ大会 , A-6-9, 2017年9月.
カテゴリー: Conference/Workshop, Publication | タグ: | 2017年 電子情報通信学会 ソサイエティ大会 はコメントを受け付けていません。

2017年度研究室旅行

9月2日(土),3日(日)に,小豆島へ研究室旅行に行きました.3時間の長い船旅の後,1日目にはエンジェルロードを歩き,2日目にはロープウェイで寒霞渓を一望し,最後にオリーブ園のオリーブを堪能しました.

カテゴリー: Event | 2017年度研究室旅行 はコメントを受け付けていません。

Cheng Zhuo先生講演会

2017年9月5日(火)に、浙江大学のProf. Chen Zhuoをお招きして、高速メモリの階層間をまたがる最適設計に関する講演会をしていただきました。

From System to PHY: Optimization for modern memory

With modern memory continuing contributing significant power, it is highly desirable to lower supply voltage for the memory, thereby effectively limiting its power consumption. However, due to the ever-growing system complexity (host and memory) and performance demands, in tradition, designers are very conservative with memory supply voltage and scale at a much slower pace compared with core and GPU. Now, with the popularity of HBM and HMC, memory may become even more power hungry. Designers have to be more aggressive with memory’s voltage scaling, but such a goal is not easy to meet without hurting performance and signal integrity. In particular, the challenges arise from two perspectives:
-System. A comprehensive memory system starts from host controller through off-chip channel to memory. Due to the increasing interactions between host and memory, the entire system needs to be investigated altogether to avoid over-pessimism.
-Model. Model needs to account for both accuracy and efficiency. In order to enable a system-level design exploration, it is crucial to model the power delivery impacts on memory performance, which are dynamic and happen within the entire system from passive interconnects to active circuits.
In this talk, we will cover the aforementioned challenges and present our recent researches on modern memory’s power and performance from a system perspective. At system level, we will discuss how to incorporate front-end SoC architecture to back-end models to enable the system level simulations. At model level, we will go through back-end modeling details covering all the possible coupling effects between power delivery and memory signal, from transmitter, channel to receiver. We will then present experimental results on necessary trade-offs to enable our design exploration and early-stage validation.

カテゴリー: Event | タグ: | Cheng Zhuo先生講演会 はコメントを受け付けていません。