2010年03月18日-19日に，アメリカ合衆国・カリフォルニア州San Francisco，Marriott Fisherman’s WharfにてTAU 2010(ACM International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU Workshop) )が開催され，B4(当時)の片山君が発表を行いました．
- Kentaro Katayama, Takanori Date, Hiroyuki Ochi, and Takashi Sato: “Sequential Importance Sampling for Low-Probability and High-Dimensional SRAM Yield Analysis,” in Proc. of ACM International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU) (San Francisco, CA), pp.121-126, Mar. 2010.
2010年03月22日-24日に，アメリカ合衆国・カリフォルニア州San Jose，DoubleTree Hotelにて ISQED(The International Symposium on Quality Electronic Design) 2010が開催され，東京工業大学益研究室所属D2(当時)萩原さん，M2(当時)高橋君が発表を行いました．
- Shiho Hagiwara, Koh Yamanaga, Ryo Takahashi, Kazuya Masu, and Takashi Sato: “Linear Time Calculation of State-Dependent Power Distribution Network Capacitance,” International Symposium on Quality Electrical Design (ISQED) (San Jose, CA), pp.75-80, Mar. 2010.
- Takanori Date, Shiho Hagiwara, Kazuya Masu, and Takashi Sato: “Robust Importance Sampling for Efficient SRAM Yield Analysis,” International Symposium on Quality Electrical Design (ISQED) (San Jose, CA), pp.15-21, Mar. 2010.
2010年04月19日-22日に，アメリカ合衆国・カリフォルニア州Santa Cruz，Seascape Beach Resortにて IEEE VTS’10(28th VLSI Test Symposium)が開催され，上薗研究員が発表を行いました．
- Takumi Uezono, Tomoyuki Takahashi, Michihiro Shintani, Kazumi Hatayama, Kazuya Masu, Hiroyuki Ochi, and Takashi Sato: “Path Clustering for Adaptive Test,” IEEE VLSI test symposium (VTS) (Santa Cruz, CA), pp.15-20, Apr. 2010.
2010年05月30日-06月02日に，フランス・パリ，Disney’s Hotel New YorkにてISCAS(The IEEE International Symposium on Circuits and Systems) 2010が開催され，佐藤先生，上薗研究員が発表を行いました．
- Takashi Sato, Takumi Uezono, Noriaki Nakayama, and Kazuya Masu: “Decomposition of Drain-Current Variation into Gain-Factor and Threshold Voltage Variations,” IEEE International Symposium on Circuits and Systems (ISCAS) (Paris, France), pp.1053-1056, May 2010.
- Takumi Uezono, Tomoyuki Takahashi, Michihiro Shintani, Kazumi Hatayama, Kazuya Masu, Hiroyuki Ochi, and Takashi Sato: “Small Delay and Area Overhead Process Parameter Estimation Through Path-Delay Inequalities,” IEEE International Symposium on Circuits and Systems (ISCAS) (Paris, France), pp.3553-3556, May 2010.
2010年07月04日-07日に，タイ・パタヤ，Ambassador City JomtienにてITC-CSCC 2010(The 25th International Technical Conference on Circuits/Systems, Computers and Communications)が開催され，D1(当時)今川君が発表を行いました．
- Takashi Imagawa, Masayuki Hiromoto, Hiroyuki Ochi, and Takashi Sato: “A Tool Chain for Generating SEU-Vulnerability Map for Coarse-Grained Reconfigurable Architecture,” in Proc. of 26th Annual International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC 2010) (Pattaya, Thailand), pp.420-423, July 2010.
2010年09月27日-29日に，アメリカ合衆国・ネバダ州Las Vegas，Bally’s Las VegasにてSoCC 2010(23rd IEEE International SoC Conference)が開催され，D1(当時)今川君が発表を行いました．
- Takashi Imagawa, Masayuki Hiromoto, Hiroyuki Ochi, and Takashi Sato: “A Routing Architecture Exploration for Coarse-Grained Reconfigurable Architecture with Automated SEU-Tolerance Evaluation,” in Proc. of IEEE International SOC Conference (SOCC) (Nevada, USA), pp.248-253, Sep. 2010.
2010年09月02日-03日に，愛知県豊橋市，ホテル日航豊橋にてDAシンポジウム 2010 -システムLSI設計技術とDA- が開催され，M1(当時)の宮川君が発表を行いました．
- 宮川 哲朗, 山長 功, 越智 裕之, 佐藤 高史: “重点的サンプリングを用いたランダムウォークによる線形回路解析の高速化”, 情報処理学会DAシンポジウム2010 (於 愛知県豊橋市 ホテル日航豊橋), 2010年9月.
- 増田 弘生, 佐方 剛, 佐藤 高史, 橋本 昌宜, 古川 且洋, 田中 正和, 山中 俊輝, 金本 俊幾: “RTNを考慮した回路特性ばらつき解析方法の検討”, 情報処理学会DAシンポジウム2010 (於 愛知県豊橋市 ホテル日航豊橋), 2010年9月.
2010年11月07日-13日に，アメリカ合衆国・カリフォルニア州San Jose，DoubleTree HotelにてICCAD(The International Conference on Computer-Aided Design) 2010が開催され，M1(当時)の片山君が発表を行いました．また併設ワークショップ IEEE/ACM Workshop on Compact Variability Modeling (CVM) にて上薗研究員が発表を行いました．
- Kentaro Katayama, Shiho Hagiwara, Hiroshi Tsutsui, Hiroyuki Ochi, and Takashi Sato: “Sequential Importance Sampling for Low-Probability and High-Dimensional SRAM Yield Analysis,” in Proc. of ACM/IEEE International Conference on Computer-aided Design (ICCAD) (San Jose, CA), pp.703-708, Nov. 2010.
- Takumi Uezono, Tadamichi Kozaki, Hiroyuki Ochi, and Takashi Sato: “A Transistor-Array for Parallel BTI-Effects Measurements,” in Proc. of Workshop on Variability Modeling and Characterization (VMC), Nov. 2010.
