情報回路方式研究室

2018年3月26日～27日に島根県松江市 くにびきメッセで開催された The 21th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2018) にて本研究室M1の田中，松本，新研究発表を行いました (田中，松本の発表日は26日．新の発表日は27日)．

田中の発表は，Bistable Ringの収束時間を用いた機械学習攻撃耐性の高いPhysical Unclonable Function (PUF)についてです．既存のPUFの多くはSVM等の機械学習によりレスポンスの予測が容易であるという問題があり，本研究で扱ったBR-PUFにも同様の問題がありました．本研究では，Bistable Ringの収束時間の非線形性を利用し，Bistable Ringの収束時におけるRing Oscillatorの瞬時値をレスポンスとするPUFを提案しました．SPICEシミュレーションを用いた提案回路の解析により，SVMによる予測割合が0.5程度となり，レスポンスの予測が困難であり機械学習攻撃に強いことを確認しました．

松本の発表は，イジングモデルを用いた組合せ最適化問題向けプロセッサのメモリスタ/CMOSハイブリッドアーキテクチャに関するものです．イジングモデルはスピンと呼ばれる状態を持つ格子点が隣接する格子点と相互に接続される構造を持ち，このスピンを専用プロセッサで並列に更新することで組合せ最適化問題を高速に解くことができます．しかし既存のプロセッサは，格子点間の接続数に物理的制約があり，適用可能な最適化問題が限られます．そこで本研究ではメモリスタクロスバー回路とイジングモデルが積和演算の点で類似していることに焦点を当て，全接続イジングモデルをメモリスタ/CMOS回路上に実装するためのアーキテクチャを提案しました．その過程で，電力オーバヘッドとなる周辺回路の低電力化を達成し，提案手法が4接続イジングモデルを実装した既存手法の6倍の電力だけで全接続イジングモデルを実装できることをシミュレーションにより確認しました．

新の発表は，集積回路の経年劣化予測に関するものです．本研究では経年劣化の周波数（トグル回数）依存性についての定量的な評価をプロセッサースケールの回路において様々なワークロードを用いて実施しました．その結果，ワーストパスに含まれるトグルが起こらない不活性のトランジスタの割合がワークロードによって変化することが判明し，これらのトランジスタは周波数依存性の影響を受けないことから，複数プログラムの実行や劣化緩和手法を適用した場合は不活性のトランジスタが減少し周波数依存性の影響が大きくなることが示唆されました．

• Yuki Tanaka, Song Bian, Masayuki Hiromoto, and Takashi Sato:
  “A PUF Based on the Instantaneous Response of Ring Oscillator Determined by the Convergence Time of Bistable Ring,” in Proc. of the 21st Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI2018) (Kunibiki Messe, Matsue, Japan), Mar. 2018.
• Shogo Matsumoto, Hidenori Gyoten, Masayuki Hiromoto, and Takashi Sato:
  “A Feasibility Study of Annealing Processor for Fully-Connected Ising Model Based on Memristor/CMOS Hybrid Architecture,” in Proc. of the 21st Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI2018) (Kunibiki Messe, Matsue, Japan), Mar. 2018.
• Zuitoku Shin, Shumpei Morita, Song Bian, Michihiro Shintani, Masayuki Hiromoto, and Takashi Sato:
  “Comparative Study of Delay Degradation Caused by NBTI Considering Stress Frequency Dependence,” in Proc. of the 21st Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI2018) (Kunibiki Messe, Matsue, Japan), Mar. 2018.

2018年3月13日～14日に米国カリフォルニア州サンタクララ市で開催された International Symposium on Quality Electronic Design (ISQED) 2018 にて，M1の新が研究発表を行いました (発表日は14日)．

新の発表は、集積回路の経年劣化緩和に関するものです。
集積回路の経年劣化はトランジスタの温度や電圧だけでなく、トランジスタがオンとなる確率（デューティ比）やトグル回数（周波数）などの動作条件に依存します。本研究では今まで定量的に考慮されていなかった経年劣化の周波数依存性について、プロセッサースケールの回路でその影響を評価しました。また、デューティ比と周波数の相関モデルを定義し、その妥当性を評価しました。その結果、プロセッサ等の回路では、トグルが起こらない不活性のトランジスタが多いことから、ワーストパス遅延に対する周波数依存性の影響は大きくないこと、複数アプリの実行や劣化緩和手法の適用によりその影響が大きくなること、がわかりました。

• Zuitoku Shin, Shumpei Morita, Song Bian, Michihiro Shintani, Masayuki Hiromoto, and Takashi Sato:
  “A Study on NBTI-Induced Delay Degradation Considering Stress Frequency Dependence,” in Proc. of International Symposium on Quality Electronic Design (ISQED) (Santa Clara, CA), Mar. 2018.