2016年6月5日～9日に米国テキサス州オースチン市で開催されたDesign Automation Conference (DAC) 2016にて本研究室卒業生(投稿時D3)の粟野氏が研究発表を行いました(発表日は6月9日)．
粟野氏の発表は、組合せ回路のタイミング歩留り解析を高速化する手法に関するものです． GPU 等の超並列プロセッサに多数集積される演算コアのタイミング不良率を，設計段階で見積もり保証することは極めて重要な技術となっていますが，回路シミュレータを用いて，多数のトランジスタの特性ばらつきを正確に考慮しつつ解析を行うことは，長い計算時間のためにほとんど困難となっていました．本発表では，組合せ回路の遅延時間が特定のばらつきに強く依存する特性に着目し，Line sampling と呼ばれる手法を応用する解析手法を提案しています． 1000 個以上の多数のばらつき変数を同時に考慮する解析を初めて可能とし，既存手法と比較して約300倍の効率化が達成可能であることを示しました．
DACは，集積回路の設計に関する最大かつ最も権威のある学会です（採択率: 22.6% = 152/674）．大規模な展示会や複数のワークショップが併設され，多数の参加者で賑わいます．
- Hiromitsu Awano and Takashi Sato, “Efficient transistor-level timing yield estimation via line sampling,” in Proc. Design automation conference (DAC), paper 69.3, June 2016.
DOI: 10.1145/2897937.2898016
