以下の論文が英文論文誌 IEICE Transactions on Information and Systems に掲載されました．
組合せ最適化問題を解くためにイジングモデルを用いる方法が近年注目されています．この解法は，利点である並列性を生かすためにハードウェア実装される場合が多いです．実装を行う際には最適化における確率的な挙動を実現するために乱数生成器を用いますが，これが大きな回路面積を占めるという問題がありました．本論文では乱数生成器の代わりにシフトレジスタを用いた方法を提案しました．これにより，得られる解の精度をあまり落とすことなく，面積効率を向上させることができます．提案手法をFPGA上に実装し，最大カット問題を解いた結果，既存のソフトウェアソルバと比較して10〜10000倍高速に同等の精度の解を得られることを示しました．
- Hidenori Gyoten, Masayuki Hiromoto, and Takashi Sato:
“Area Efficient Annealing Processor for Ising Model without Random Number Generator,” IEICE Transactions on Information and Systems, Vol.E101-D, No.2, pp.314-323, Feb. 2018.
DOI: 10.1587/transinf.2017RCP0015
KURENAI: http://hdl.handle.net/2433/229141