2016年5月18日～20日に米国マサチューセッツ州ボストンで開催されたGreat Lakes Symposium on VLSIIにてM2の辺が研究発表を行いました(発表日は5月19日)．
辺の発表は，プロセッサなどの大規模回路におけるNBTI劣化パスの抽出に関するものです．NBTI劣化は，対象回路に与えられる入力データにより劣化量が変わることが知 られています．本発表では，回路の構造に起因して，その回路に与えられる入力データによらず普遍的に劣化後遅延が大きくなるパスが存在することをシミュレーションにより見出し，NBTI劣化が大きいパスをデータマイニング分野のクラスタリング手法であるK-means++を使い抽出することで大規模回路の性能劣化を効率よく予測する方法を与えています．実験では，MIPSプ ロセッサの遅延上位25000パスから82パスを抽出し，これらのパスを調査することによりNBTI劣化後の最悪遅延パスの遅延を0.1%以下の誤差で近似できることを示しました．
- Song Bian, Michihiro Shintani, Shumpei Morita, Hiromitsu Awano, Masayuki Hiromoto and Takashi Sato, “Workload-aware worst path analysis of processor-scale NBTI degradation,” in Proc. ACM Great Lakes Symposium on VLSI (GLSVLSI), pp.203-208, May 2016.
DOI: 10.1145/2902961.2903013
