TAU 2016

2016年3月10日〜11日に米国カリフォルニア州サンタローザで行われたACM International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU 2016)においてD3の粟野とM1の辺が研究発表を行いました(共に発表日は10日).

粟野の発表では,組合せ回路のタイミング歩留り解析を高速化する手法を提案しました.GPU等の超並列プロセッサでは,小さな演算コアが多数集積されています.GPU全体の可用性を保証するために,各コアには高い信頼性が要求され,これを設計段階で保証することは困難な課題です.本発表では,組合せ回路の特性を活用し,Line samplingを適用する手法を提案しました.評価実験の結果,Subset simulationを活用した既存手法と比較して,最大で300倍程度の高効率化が達成可能であることを明らかとしました.

辺の発表は,プロセッサにおけるNBTI緩和手法に関するものです.トランジスタにおける負バイアス温度不安定性(NBTI)などの経年劣化は, プロセッサに代表される論理回路の信頼性と性能が劣化する問題が生じています.本発表では,経年劣化抑止ゲートとNOP命令組み合わせて用いるこ とで,プロセッサの経年劣化を緩和する手法を提案しました.また,経年劣化抑止ゲートの数を最小化するための遺伝的アルゴリズムに基づいた準最適 化手法を提案しました.数値実験により,経年劣化は45%ほど緩和され,寿命が約6倍延長されたことが確認されました.

  • Hiromitsu Awano and Takashi Sato:
    “Efficient Transistor-Level Timing Yield Estimation via Line Sampling,” in Proc. of ACM International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU), pp.50-55, Mar. 2016.
  • Song Bian, Michihiro Shintani, Zheng Wang, Masayuki Hiromoto, Anupam Chattopadhyay, and Takashi Sato:
    “Mitigation of NBTI-Induced Timing Degradation in Processor,” in Proc. of ACM International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU), pp.21-27, Mar. 2016.
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