2014年11月26日から28日に別府市のビーコンプラザで開催されたデザインガイア2014において本研究室の粟野が研究成果の発表を行いました（発表日は11月26日）．
集積回路の微細化に伴うトランジスタ特性のばらつきが問題視されていますが，微細化をさらに推し進めると，トランジスタの特性が時間変化してしまうという問題が顕在化してきます．近年のプロセッサでは大容量のキャッシュメモリを搭載しており，メモリを構成しているSRAMセルには非常に低い不良確率が要求されています．一方でチップの実装面積を削減するためにSRAMセルは比較的小さなトランジスタで設計されるため，要求される不良確率を満たした最適な設計を行うことは非常に困難な問題です．粟野の発表では時間変化する特性ばらつきも考慮に入れたSRAMセルの不良確率推定手法を提案し，機械学習等の手法を組み合わせることで計算時間の削減を可能としました．提案手法を使った不良確率解析を行うことで，設計者は時間変化する特性ばらつきの影響も考慮出来るようになり，微細トランジスタの性能を最大限に引き出す回路設計が可能となると期待されます．なお，ポスタセッションでも発表を行い，デザインガイア・ポスター賞を受賞致しました．
- 粟野 皓光, 廣本 正之, 佐藤 高史: RTNを考慮したSRAM不良確率の高速計算, 電子情報通信学会技術研究報告（デザインガイア2014）, VLD2014-74, ビーコンプラザ（別府国際コンベンションセンター）, 2014年11月．
