電気学会 電子デバイス・半導体電力変換合同研究会 学生奨励賞を受賞

2017年11月20〜21日に鹿児島で開催された電気学会 電子デバイス・半導体電力変換 合同研究会にてM2の大石が行った発表が,学生奨励賞を受賞しました.

  • 大石 一輝, 新谷 道広, 廣本 正之, 佐藤 高史:
    “汎用ゲートドライバICを利用したパワーMOSFETの3レベルアクティブゲート駆動回路”, 電気学会研究会資料(半導体電力変換回路研究会) (於 鹿児島大学 稲盛会館), EDD-17-069,SPC-17-168, pp.93-98, 2017年11月.
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ISQED2018採択決定

以下の論文が国際会議 ISQED 2018 (International Symposium on Quality Electronic Design) に採択されました.

  • Zuitoku Shin, Shumpei Morita, Song Bian, Michihiro Shintani, Masayuki Hiromoto, and Takashi Sato:
    “A Study on NBTI-Induced Delay Degradation Considering Stress Frequency Dependence,” in Proc. of International Symposium on Quality Electronic Design (ISQED) (Santa Clara, CA), Mar. 2018 (to appear).
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英文論文誌 IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciencesへの論文掲載

以下の論文が電子情報通信学会 英文論文誌 IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences に掲載されました.

トランジスタの微細化により,経年劣化現象はデバイスの信頼性を脅かす主な要因となっています.特に,負バイアス温度不安定性(NBTI)のような劣化現象はワークロード,すなわちデバイス入力の信号確率に依存するため,設計段階での見積りが困難であるとされています.本論文では,プロセッサにおけるNBTI劣化とその入力ワークロードとの関係を分析し,NBTI劣化後における最悪パス遅延を見積もる手法を提案しました.提案手法では,ある回路における異なるパスの劣化度はある程度決定的であることを利用し,二段階アルゴリズムで不変パス(ICP)を特定し,それを抽出するアプローチを採用します.これに加え,ICPと内部ゲート置換(INC)最適化手法を組み合わせることでNBTI劣化後遅延を計算し,それを緩和するフレームワークを提案しました.複数のプロセッサを対象とした数値実験により,ICPを特定することで最悪遅延パス候補を1/300に削減し,ICPを利用したINC最適化の計算時間を96〜197倍高速化できることを示しました.

  • Song Bian, Shumpei Morita, Michihiro Shintani, Hiromitsu Awano, Masayuki Hiromoto, and Takashi Sato:
    “Identification and Application of Invariant Critical Paths under NBTI Degradation,” IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol.E100-A, No.12, pp.2797-2806, Dec. 2017.
    DOI: 10.1587/transfun.E100.A.2797
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英文論文誌 IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciencesへの論文掲載

以下の論文が電子情報通信学会 英文論文誌 IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences に掲載されました.

微細化が極限に近づいてきていることにより,製造した集積回路が長期間正しく動作することを保証する信頼性考慮設計技術が重要となっています.様々な高信頼化手法によって,回路が故障に至る確率は通常かなり低く抑えられています.このため,一般的なモンテカルロ法等によりある時間経過後の故障率を計算したり,回路を長く使うにつれて故障率が時間的に変化する様子を定量的に求めることが困難となっています.本論文では,モンテカルロ法の一種であるサブセットシミュレーションを応用して故障率の時間的変化を一度のシミュレーションで求めることを提案し,また,二段階サンプリングにより計算の確度を高めることで,従来手法と同精度の計算結果を6倍高速に求めることに成功しました.

  • Hiromitsu Awano and Takashi Sato:
    “Efficient Aging-Aware Failure Probability Estimation Using Augmented Reliability and Subset Simulation,” IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol.E100-A, No.12, pp.2807-2815, Dec. 2017.
    DOI: 10.1587/transfun.E100.A.2807
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電気学会 半導体電力変換(SPC)研究会

2017年11月20, 21日に鹿児島大学で開催された電気学会 半導体電力変換(SPC)研究会にて本研究室M2の大石が研究発表を行いました(発表日は20日).

大石の発表はパワーデバイスのゲート駆動に関するものです.通常のMOSFETやIGBTなどのパワーデバイスの駆動には矩形電圧をゲート端子に 印加する のに対して,スイッチング特性改善のためゲート電圧やゲート電流をスイッチング中に制御する方式をアクティブゲート駆動といいます.本発表で は,MOSFETスイッチング時のスイッチング損失とオーバーシュート電圧を,市販ゲートドライバICを用いたアクティブゲート駆動により改善す る回路方 式を提案しました.市販ICを活用することで他のアクティブゲートドライバよりも回路の設計,実装にかかるコストを大幅に削減することができ,評 価実験の 結果,スイッチング損失を36%もしくはオーバーシュート電圧を27%低減することが可能であると示しました.

  • 大石 一輝, 新谷 道広, 廣本 正之, 佐藤 高史:
    “汎用ゲートドライバICを利用したパワーMOSFETの3レベルアクティブゲート駆動回路”, 電気学会研究会資料(半導体電力変換回路研究会) (於 鹿児島大学 稲盛会館), EDD-17-069,SPC-17-168, pp.93-98, 2017年11月.
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VMC2017

2017年11月16日に米国カリフォルニア州アーバインで開催されたIEEE/ACM Workshop on Variability Modeling and Characterization (VMC2017)にて研究発表を行いました.
この発表は,パワーデバイス向け回路シミュレーションモデルのパラメータ抽出に関するものです.モデルパラメータは一般に計測したデバイスの電気特性をもとに推定します.この推定作業をパラメータ抽出と呼んでいます.提案手法では,ニューラルネットワークの学習で用いられている誤差逆伝播をパワーデバイスのパラメータ抽出に応用し,従来の方法と比べて高速に合わせ込みが可能であることを確かめました.
なお,本研究は奈良先端大との共同研究です.

  • Michihiro Shintani, Masayuki Hiromoto, and Takashi Sato, “Parameter Extraction for MOSFET current model using backward propagation of errors,”
    in Proc. Workshop on variability modeling and characterization (VMC), poster-6, November 2017.
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Japanese Journal of Applied Physicsへの論文採録決定

Japanese Journal of Applied Physics (JJAP)への以下の論文の採録が決定しました.

  • Michihiro Shintani, Zhaoxing Qin, Kazunori Kuribara, Yasuhiro Ogasahara, Masayuki Hiromoto, and Takashi Sato:
    “Mechanically and Electrically Robust Metal-Mask Design for Organic CMOS Circuits,” Japanese Journal of Applied Physics, Vol.57, No.4S, Apr. 2018 (to appear).
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電子情報通信学会 シリコン材料・デバイス(SDM)研究会

2017年11月9日〜10日に機械振興会館で開催された電子情報通信学会 シリコン材料・デバイス(SDM)研究会において本研究室の教員 佐藤が招待講演を行いました(発表日は9日).

佐藤の講演は,SiC をはじめとするパワーデバイスのモデリングに関するものです.デバイス特性を正確にモデル化するには正確な測定が不可欠となりますが,パワーデバイスでは,大電力を扱うことに起因して様々な困難が生じます.今回は,大電力領域での短パルス測定,自己発熱とパッケージを含めた熱等価回路の測定,および新しい入力容量の測定について講演を行いました.

  • 佐藤 高史, 大石 一輝, 廣本 正之, 新谷 道広:
    “(招待) SiCパワーMOSFETの特性測定とモデル化”, 電子情報通信学会技術研究報告(シリコン材料・デバイス研究会) (於 機械振興会館), Vol.117, No.290, SDM2017-65, pp.21-26, 2017年11月.
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デザインガイア2017

2017年11月6日〜8日にくまもと県民交流館パレアで開催されたデザインガイア2017において,本研究室M1の田中が研究発表を行いました.

田中の発表は,双安定リング回路の収束時間を用いた機械学習攻撃に強いPhysical Unclonable Function (PUF)についてです.PUFはチップ固有の「指紋」として用いることのできる回路方式の1つで,ハードウェアのセキュリティを高めることのできる技術として近年注目されています.しかし既存PUFの多くはSVM等の機械学習によりレスポンスの予測が容易である問題がありました.本研究では,双安定リング回路の収束時間の非線形性を利用して,双安定リング回路の収束時における発振回路の瞬時値をレスポンスとして用いるPUFを提案しました.SPICEシミュレーションを用いた提案回路の解析により,SVMによる予測割合が0.5程度となり,レスポンスの予測が困難であることを確認しました.

  • 田中 悠貴, 辺 松, 廣本 正之, 佐藤 高史:
    “双安定リング回路の収束時間により瞬時値応答を得る発振回路PUF”, 電子情報通信学会技術研究報告(デザインガイア2017 -VLSI設計の新しい大地-) (於 くまもと県民交流館パレア), Vol.117, No.273, VLD2017-40, pp.79-84, 2017年11月.
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IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciencesへの論文採録決定

IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences への以下の論文の採録が決定しました.

  • Hidenori Gyoten, Masayuki Hiromoto, and Takashi Sato:
    “Area Efficient Annealing Processor for Ising Model without Random Number Generator,” IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Feb. 2018 (to appear).
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