EMBC2018

2018年7月17日~21日に米国ハワイ国際会議場で開催された The 40th International Engineering in Medicine and Biology Conference (EMBC) 2018 にて本研究室の廣本が研究発表を行いました (発表日は7月20日).

廣本の発表は,ビデオカメラにより撮影した映像から人の心拍数を推定する手法に関するものです.人の脈動に伴う血流変動により,皮膚表面の色が僅かに変化することが知られています.そのため顔等をビデオカメラにより撮影し,その色成分を解析することで心拍を捉えることが可能です.このような心拍推定に適した皮膚の部位を画像中から見付け出すために,従来は顔検出技術が主に用いられていました.これに対し本研究では,脈拍信号が含まれる可能性の高い部位を,機械学習により自動的に決定する手法を提案しました.これにより顔検出を行うことなく心拍推定ができるようになり,毎分1.1拍以下の誤差で高速に動画像から心拍推定を行えることを示しました.

  • Yuya Fujita, Masayuki Hiromoto, and Takashi Sato:
    “Fast and Robust Heart Rate Estimation from Videos Through Dynamic Region Selection,” in Proc. of Annual International Conference of the IEEE Engineering in Medicine and Biology Society (EMBC) (Honolulu, Hawaii), pp.3024-3027, July 2018.
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英文論文誌 IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciencesへの論文掲載

以下の2つの論文が電子情報通信学会 英文論文誌 IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences に掲載されました.

1つ目の論文では,リングオシレータを用いた新しいPUF (Physically Unclonable Function) を提案しています.PUFは集積回路の物理的なばらつきを利用することで「チップの指紋」として使用できる回路として近年注目されています.本論文ではリングオシレータの瞬時値をPUFの出力として使用するMRO-PUFを提案しました.従来PUFの多くは,回路の遅延伝播時間によりPUFの出力を決定していたのに対し,MRO-PUFではモジュロ関数を用いることで遅延時間に対して非線形な関係を持つ値を出力します.これにより,機械学習によりPUFの出力を予測する攻撃(機械学習攻撃)に対し,従来型PUFの15倍程度の耐性を実現しました.

2つ目の論文では,メモリスタを用いたニューラルネットワークハードウェアにおける効率の良い学習方法を提案しています.メモリスタは受動素子の1種であり,通過した電荷量によりその抵抗値が変化する特性を持ちます.このメモリスタをアレイ状に多数接続することにより行列とベクトルの積和演算が行えることが知られており,これを用いることでニューラルネットワークのハードウェアを効率良く実現できます.本論文ではこのようなメモリスタニューラルネットワークを対象とし,学習時の主要な処理である勾配計算と重み更新の2つを統合することにより,学習速度を向上させる手法を提案しました.これにより,従来手法に比べ学習の収束時間を約1/2に短縮できることを示しました.

  • Masayuki Hiromoto, Motoki Yoshinaga, and Takashi Sato:
    “MRO-PUF: Physically Unclonable Function with Enhanced Resistance Against Machine Learning Attacks Utilizing Instantaneous Output of Ring Oscillator,” IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol.E101-A, No.7, pp.1035-1044, July 2018.
    DOI: 10.1587/transfun.E101.A.1035
  • Satoshi Yamamori, Masayuki Hiromoto, and Takashi Sato:
    “Efficient Mini-Batch Training on Memristor Neural Network Integrating Gradient Calculation and Weight Update,” IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol.E101-A, No.7, pp.1092-1100, July 2018.
    DOI: 10.1587/transfun.E101.A.1092
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DAC2018

2018年6月25日~28日に米国カリフォルニア州サンフランシスコ市で開催されたThe 55th ACM/IEEE Design Automation Conference (DAC) 2018 にて本研究室の辺が研究発表を行いました (発表日は6月26日).本会議は,集積回路設計におけるトップ会議であり,毎年,世界中から多数の参加者があります.

辺の発表は,Approximate Computing (近似計算)を用いてLearning with Errors (LWE)復号におけるハードウェアリソースを削減するものです.近年,量子コンピュータに対しても安全とされているLWEに基づいた暗号方式が注目されています.LWE暗号における復号は、公開されるベクトルcと秘密鍵sの内積を取ることで計算できますが,元々cに含まれたエラーを吸収するため,復号手法は設計上,一定のエラーを許容できるようになっています.本発表では,復号失敗率に影響を与えない範囲で,元々のlog qビットよりも小さいkビットの精度を選び内積を近似計算することで,復号回路を簡略化する手法を提案しています.数値実験により,提案手法を用いてLP暗号方式を実装した結果,復号回路の遅延を23%,面積を約50%,電力を21%,そして復号側に送られる暗号文サイズを27%,同時に削減できることを示しています.(採択率 21%=158/747)

  • Song Bian, Masayuki Hiromoto, and Takashi Sato:
    “DWE: Decrypting learning with errors with errors,” in Proc. of ACM/IEEE Design Automation Conference (DAC) (San Francisco, CA, USA), pp.10.3:1-10.3:6, June 2018.
  • DOI: 10.1145/3195970.3196032

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英文論文誌Nonlinear Theory and Its Applications, IEICE (NOLTA)への論文掲載

以下の論文が電子情報通信学会 英文論文誌 Nonlinear Theory and Its Applications, IEICE (NOLTA)に掲載されました.

この論文では,V-groove型のチャネル構造と埋込p層を持つSiC power MOSFETの回路シミュレーションモデルを提案しています.提案するモデルはデバイス物理に基づくものであり,寄生抵抗と寄生容量の電圧依存性を考慮しています.TCADシミュレーションにより,埋込p層が寄生抵抗と寄生容量の電圧依存性に与える影響を求め,モデルに反映することで,I-V特性とC-V特性を精度良くモデル化することが可能となりました.また,提案するモデルを用いた電力変換器の動作シミュレーションが,実測とよく一致することを確認しています.

  • Rui Zhou, Michihiro Shintani, Masayuki Hiromoto, and Takashi Sato:
    “Modeling of interelectrode parasitic elements of V-groove SiC MOSFET,” Nonlinear Theory and Its Applications, IEICE, Vol.9, No.3, pp.344-357, July. 2018.
    DOI: 10.1587/nolta.9.344
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ICCAD2018採録決定

以下の論文が2018年11月5日より開催予定の国際会議IEEE/ACM 2018 International Conference on Computer Aided Design (ICCAD) に採択されました.

Hidenori Gyoten, Masayuki Hiromoto, and Takashi Sato:
“Enhancing the solution quality of hardware Ising-model solver via parallel tempering,” in Proc. of IEEE/ACM International Conference on Computer-Aided Design (ICCAD) (San Diego, CA, USA), November 2018 (to appear).

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CVPRW/EVW2018

2018年6月18日~22日に米国ユタ州ソルトレイクシティで開催されたThe 14th IEEE Embedded Vision Workshop 2018 (IEEE Conference on Computer Vision and Pattern Recognition (CVPR2018) の併催WS) にて本研究室卒業生の氏家氏が研究発表を行いました (発表日は6月18日).

氏家の発表は,畳み込みニューラルネットワーク(CNN)を用いたリアルタイム物体検出手法に関するものです.CNNは高い物体検出性能を実現できる一方で,演算量やパラメータ数が大きく組込み機器などエネルギー制約が厳しい環境での実装が課題となっています.本発表では動画像コーデックの符号化時に生じた動きベクトルを用いて基準フレームの物体検出結果を補間・追跡する手法を提案し,一定範囲で検出性能を維持した上で物体検出FPSを1/12等に削減できることを示しました.

  • Takayuki Ujiie, Masayuki Hiromoto, and Takashi Sato:
    “Interpolation-Based Object Detection Using Motion Vectors for Embedded Real-Time Tracking Systems,” in Proc. of IEEE Conference on Computer Vision and Pattern Recognition Workshops (CVPRW) (Salt Lake City, UT, USA), pp.729-737, June 2018.
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IEICE VLD/CAS/SIP/MSS研究会

2018年6月14, 15日に北海道大学で開催された電子情報通信学会VLD/CAS/SIP/MSS研究会にて本研究室M1の名倉が研究発表を行いました(発表日は14日).

名倉の発表はストカスティック計算(Stochastic computing, SC)と呼ばれる計算手法を用いた省面積な積和演算器に関するものです.高精度かつ汎用的な機械学習手法であるニューラルネットワークが近年注目されていますが,学習や推論における計算量が大きく,ハードウェアで実装する際の回路面積や消費電力が大きくなることが課題となっています.ビット列中の1の数により数値を表して演算を行うストカスティック計算に着目し,ニューラルネットワーク中の主要な計算である積和演算を精度良く実行できる演算器を提案しました.提案演算器をニューラルネットワークに適用して評価した結果,既存の SC による積和演算器とほぼ同程度の回路面積・消費電力のまま,認識精度を大幅に向上できることを示しました.

  • 名倉 健太, 廣本 正之, 佐藤 高史:
    “ストカスティック計算を用いたニューラルネットワークハードウェアのための省面積積和演算器”, 電子情報通信学会技術研究報告(VLSI設計技術研究会) (於 北海道大学フロンティア応用科学研究棟), Vol.118, No.83, VLD2018-18, pp.81-86, 2018年6月.
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ISCAS2018

2018年5月27日~30日にイタリア フィレンツェで開催されたIEEE International Symposium on Circuits and Systems 2018にてM2の田中が研究発表を行いました(発表日は28日).本発表はBest Student Paper Contestに出場できる10件のうちの1件に選出され,決勝戦となるポスターセッションにおいても発表を行いました.

田中の発表は,機械学習攻撃耐性の高いPhysical Unclonable Function (PUF)についてです.既存のPUFの多くはSVM等の機械学習によりレスポンスの予測が容易であるという問題がありました.本研究では,Bistable Ringの収束時間の非線形性を利用したCoin Flipping PUF (CF-PUF)を提案しました.CF-PUFはBistable Ringの収束時におけるRing Oscillatorの瞬時値をレスポンスとします.SPICEシミュレーションを用いたCF-PUFの解析により,機械学習による予測割合が0.5程度となり,レスポンスの予測が困難であり機械学習攻撃に強いことを確認しました.

  • Yuki Tanaka, Song Bian, Masayuki Hiromoto, and Takashi Sato:
    “Coin Flipping PUF: A New PUF with Improved Resistance Against Machine Learning Attacks,” in Proc. of IEEE International Symposium on Circuits and Systems (ISCAS) (Florence, Italy), May 2018.
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IPEC2018

2018年5月20日~24日に新潟朱鷺メッセで開催されたIPEC-Niigata2018において,研究成果の発表を行いました(発表日は24日).

本研究では,多数のパワートランジスタについて特性測定を効率よく行う方法と,その結果得られたばらつきデータから統計的なデバイスモデルパラメータの抽出を行う方法を新たに提案しています.この技術は,電力変換器などに用いられる回路の高効率化や信頼性向上への応用が期待されます.

  • Michihiro Shintani, Benjamin N. Dauphin, Kazuki Oishi, Masayuki Hiromoto, and Takashi Sato, “A plotter-based automatic measurements and statistical characterization of multiple discrete power devices,” in Proc. International power electronics conference (IPEC), pp.3644-3649, May 2018.
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第31回 回路とシステムワークショップ@北九州国際会議場

2018年5月17日~18日に北九州国際会議場で開催された第31回 回路とシステムワークショップにて本研究室M2の松本,斎藤,三宅が研究発表を行いました(発表日はいずれも17日).

松本の発表は,イジングモデルを用いた組合せ最適化問題向けプロセッサのRRA/CMOSハイブリッドアーキテクチャに関するものです.イジングモデルは各スピンが隣接するスピンと相互作用をもつ枝で接続された構造を持ち,このスピンを専用プロセッサで並列に更新することで組合せ最適化問題を高速に解くことができます.しかし既存のプロセッサでは,実装可能な相互作用のビット数やスピン間の枝数に制約があり,求解可能な最適化問題が限られます.そこで本研究では多ビットの相互作用をもつ全接続イジングモデルをRRAM/CMOS回路上に実装するためのアーキテクチャを提案しました.評価では,あるワーストケースにおいて,提案手法が符号付き2ビットの相互作用をもつ4接続イジングモデルを実装した既存手法の6倍の電力だけで,符号付き4ビットの相互作用をもつ全接続イジングモデルを実装できることをシミュレーションにより確認しました.

齊藤の発表は,有機トランジスタを用いたBuskeeper PUFの試作と測定に関するものです.有機トランジスタはフレキシブルなデバイスとして様々な回路への応用が期待されるデバイスで,複製困難なIDであるPUFを柔軟さを持ったデバイスで作成することを目標に有機トランジスタ製Buskeeper PUFの試作を行いました.複数の回路の測定によって近い時間に測定するより一日以上の長い時間をおいて測定したほうが出力の一致度が高いことを確認しました.また,一つの回路から複数の出力を得る際に,測定間のリセットが正常に行われていないことを確認し,これを改善する回路を提案しました.シミュレーション,測定それぞれにおいて提案回路でリセット時の動作が改善されていることを確認しました.

三宅の発表は,畳み込みニューラルネットワーク(CNN)の演算量削減に関するものです.CNNは高精度である反面,計算量やメモリ消費量が大きいため消費電力も大きくなってしまうという問題があります.一方,畳み込み演算は周波数領域に変換することで演算量を削減できることが知られていますが,CNNに対しては空間領域と周波数領域の往来が必要になるため,FFTを繰り返し行う必要があります.そこで本発表では,畳み込み演算だけでなくプーリングおよび活性化関数を周波数領域で表現することで,CNNを周波数領域のみで学習する手法を提案しました.評価では畳み込み層2層,全接続層2層のネットワークに対して,乗算回数を81%削減できる可能性があることを示しました.

  • 松本 章吾, 業天 英範, 廣本 正之, 佐藤 高史:
    “多ビットの相互作用をもつ全接続イジングモデルのためのRRAMアニーリングプロセッサ”, 第31回 回路とシステムワークショップ (於 北九州国際会議場), pp.48-53, 2018年5月.
  • 齊藤 成晃, 廣本 正之, 佐藤 高史:
    “有機トランジスタによるBuskeeper PUFの試作と連続測定のためのリセット回路の検討”, 第31回 回路とシステムワークショップ (於 北九州国際会議場), pp.54-59, 2018年5月.
  • 三宅 哲史, 廣本 正之, 佐藤 高史:
    “畳み込みニューラルネットワークの周波数領域学習による演算量削減”, 第31回 回路とシステムワークショップ (於 北九州国際会議場), pp.130-135, 2018年5月.
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